Würde mich interssieren, wie die ihren Memory-Zugriff realisieren. RAM ist bei x86 das Bottleneck schlechthin, deswegen haben die Teile so massive Caches, und entsprechende Cache Coherency Probleme. Da wird das schon bei 8-12 Kernen stressig auf dem Chip.

Wie das mit 128 Kernen funktionieren soll? Entweder partitionieren die den Speicher irgendwie, dass z.B. 4 oder 8 Kerne jeweils einen eigenen Speicherbus oder -Bereich haben, oder sie haben das Cache bis zur Unkenntlichkeit verkleinert. Und dann war’s das mit “Performance”.